FPGA中可能用到的模块：串并转换、FIFO

设计方案：

FPGA中可能用到的模块：串并转换、FIFO

要求：1.随机信号x（t）和y(t)用信号发生器（其它的也行）模拟，x（t）和y(t)相似，只是在时间上有一定的延迟；
2. x（t）和y(t)要能同时采集，分别经过AD（至少10BIT）转换后经过互相关运算（xcorr）

求出相关函数Rxy的峰值所对应的时刻（峰值搜索）。

3.显示部分：浓度C=0.5*x(t)+0.1,速度:V=0.1/ 。(NIOS中实现)
sample(chnl1_data,chnl2_data,200);
position=xcorr(chnl1_data,chnl2_data,200);
4.
大致范围为：0.01秒< <0.06秒

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